三维集成技术的现状和发展趋势
吴际;谢冬青
【摘 要】The definition of 3D technologies is given in this paper. A clear classification of variety 3D technologies is pro-posed,in which there are 3D packaging,3D wafer-level packaging,3D system-on-chip,3D stacked-integrated chip and 3D in-tegrated chip. Two technologies (3D system-on-chip and 3D stacked-integrated chip) with application prospect and their TSV technical roadmap are analyzed and compared. 3D integrated circuit's some problems in the aspects of technology,testing,heat dissipation,interconnection line and CAD tool are proposed and analyzed. Its research prospect is pointed out.%给出了三维技术的定义，并给众多的三维技术一个明确的分类，包括三维封装（3D-P）、三维晶圆级封装（3D-WLP）、三维片上系统（3D-SoC）、三维堆叠芯片（3D-SIC）、三维芯片（3D-IC）。分析了比较有应用前景的两种技术，即三维片上系统和三维堆叠芯片和它们的TSV技术蓝图。给出了三维集成电路存在的一些问题，包括技术问题、测试问题、散热问题、互连线问题和CAD工具问题，并指出了未来的研究方向。
【期刊名称】《现代电子技术》
【年(卷),期】2014(000)006
【总页数】4页(P104-107)
【关键词】三维集成电路;三维晶圆级封装;三维堆叠技术;三维片上系统
【作 者】吴际;谢冬青
【作者单位】广州大学 计算机科学与教育软件学院，广东 广州 510006;广州大学 计算机科学与教育软件学院，广东 广州 510006
【正文语种】中 文
【中图分类】TN431.2-34
依靠减小特征尺寸来不断提高集成度的方式因为特征尺寸越来越小而逐渐接近极限，而三维芯片则是继续延续摩尔定律的最佳选择[1]。理想的三维芯片是在硅片上交替的制造器件层和
布线层，由于难度较大，现阶段基本无法实现。目前的三维芯片，本质上是封装技术的一种延伸，是将多个裸晶片（die）堆叠起来，这种技术允许基本电路元件在垂直方向堆叠，而不是仅仅在平面互连。三维芯片的主流技术有两种：SOI技术[2]和纯硅技术[3]，TSV最小间距可达6 mm，最小直径可达2 mm，即将走向量产阶段，成为主流技术[4]。
三维芯片优势很多，除了明显的提高集成度之外，更小的垂直互连，还可提高互连速度和减小最长全局连线。同时，连线的缩短会减少长连线上中继器的数量，从而减少功耗[5]。因为堆叠的晶片可以是不同工艺的，三维芯片非常符合片上系统（System⁃on⁃Chip，SoC）的需求，生产异构的复杂系统。三维芯片符合未来的高性能计算和多核/众核处理器的需求。目前IBM和Intel都纷纷在众核处理器中试用三维堆叠技术，如IBM的Cy⁃clops系统[6]和Intel的万亿次计算系统[7]。
为了能够对三维技术的前景有个更清晰的了解，首先需要确定三维技术的定义，并给众多的技术一个明确的分类[8]。组成电子系统的基本模块为晶体管、二极管、被动电路元件、MEMS等。通常电子系统由两部分组成：基本模块和用于连接它们的复杂的互连系统。互连系统是分级别的，从基本模块之间窄而短的连线到电路块之间的长连线。设计良好的集成电
路，线网会分为本地互连线、中层互连线和顶层互连线。电路也是分级别的，则从晶体管、逻辑门、子电路、电路块到最后的带引脚的整电路。如今被称为三维技术的，是一种特别的通孔技术，这种技术允许基本电路元件在垂直方向堆叠，而不是仅仅在平面互连。这是三维集成技术的最显著特征，它带来了单位面积上的高集成度。三维互连技术，指的是允许基本电子元件垂直堆叠的技术。这里的基本电子元件指的是基本电子器件，例如晶体管、二极管、电阻、电容和电感。三维互连技术相关的一些定义见表1。
3D⁃Packaging（3D⁃P）：使用传统包装技术的三维集成，例如引线键合（wirebonding），层叠封装（package⁃on⁃package stacking）或嵌入PCB板。
3D⁃Wafer⁃Level⁃Packaging（3D⁃WLP）：使用晶圆级封装技术的三维集成，在晶圆制造之后进行，例如倒装封装、fan⁃in和fan⁃out重构晶圆级封装。
3D⁃System⁃on⁃Chip（3D⁃SoC）：做为片上系统（Sys⁃tem⁃on⁃Chip，SoC）设计的电路，但是用堆叠的多层晶片实现的。三维互连直接连接不同晶片上的电路块。这种互连是全局级别的互连，可以允许大量的使用IP块。
3D⁃Stacked⁃Integrated⁃Circuit（3D⁃SIC）：允许三维堆叠栈中的不同层的电路块之间有直接的互连，这种互连是顶层和中层级别的互连线。这种三维堆叠栈由一系列的前段工艺（器件）和后段工艺（互连线）的交替堆叠而成的。
3D⁃Integrated⁃Circuit（3D⁃IC）：由各种有源器件直接堆叠而成。这里的互连是本地级的。这种三维堆栈是由器件和互连线混合堆叠而成的。
在上述介绍了很多实现三维互连的技术。其中备受关注的一个是硅通孔TSV技术，这个技术被广泛的用于3D⁃WLP，3D⁃SoC和3D⁃SIC的互连线中。3d走视图
硅通孔（Through Silicon Via，TSV），也叫硅穿孔，是一种穿透硅晶圆的器件层的垂直电连接[3]。具体的说，TSV就是用来连通晶圆上下两边的通孔，在通孔中灌注导体形成连线。灌注的导体可以根据其具体工艺来确定，如导电材料铜、钨以及多晶硅，并用绝缘层（常为二氧化硅）将TSV导电材料与基底隔离开。这层绝缘层也确定了TSV主要的寄生电容及热性能。TSV导体与通孔壁之间镀有一层很薄的阻碍层（如钽），用来阻止导体中的金属原子向硅基底渗透。TSV通孔的形成有Bosch深反应性离子蚀刻（Bosch Deep Reactive Ion Etching，Bosch DRIE）、雷射钻孔（laser drilling）、低温型深反应性离子蚀刻（cryogenic
DRIE）和各种湿式蚀刻（等向性和非等向性蚀刻）技术。在通孔形成的工艺上，特别强调其轮廓尺寸一致性，导孔不能有残渣，且通孔的形成必须满足相当高的速度要求。
有很多方法可用于实现基于TSV的3D⁃SIC和3D⁃WLP，不过大致都划分为如下工序：硅通孔阶段、晶圆减薄、薄晶圆处理和背部处理、三维键合。这些工序的顺序可能不同，会产生一系列的工艺流程。这些工艺流程可以按照四种特征来分类，具体如下：
（1）按照TSV过程与器件扩散过程的先后顺序（见图1）。先通孔：通孔工艺在前段工艺（Front⁃End of Line，FEOL）之前；采用这种技术使用的导电材料需要承受后段工艺的高温热冲击（常大于1 000oC），所以只能选择多晶硅为通孔材料；中通孔：通孔工艺在前段工艺FEOL器件制造之后，但是在后段工艺（back⁃end of line，BEOL）互连线之前；后通孔：通孔工艺在后段工艺之后，或与互连线工艺集成在一起进行；采用这种技术可以使用金属材料如铜和钨。
（2）根据TSV工艺与三维键合工艺的顺序来划分：TSV工艺在三维键合工艺之前或者之后。
（3）根据晶圆减薄与三维键合工艺的顺序来划分：晶圆减薄工艺在三维键合工艺之前或者之后。
（4）根据三维键合工艺来划分：分为晶圆到晶圆（Wafer⁃to⁃Wafer，W2W）[9]键合、晶片到晶圆（Die⁃to⁃Wa⁃fer，D2W）[10⁃11]键合、晶片到晶片（Die⁃to⁃Die，D2D）[12⁃14]键合三种。采用的晶圆键合方法，包括：氧化物融熔键合（oxide fusion bonding）、聚合物黏着键合（polymer adhe⁃sive bonding）、金属⁃金属键合（metal⁃metal bonding）。其中，金属⁃金属键合又可分为：金属融熔键合（metal fu⁃sion bonding）和金属共晶键合（metal eutectic bonding），如：铜锡共晶（Cu⁃Sn eutectic）等。
以上是按照四种主要的特征来划分，除此以外，还可以按照另外的特征来划分，例如F2F（face⁃to⁃face）键合或者B2F（back⁃to⁃face）键合等。上面定义的通用流程特征可应用于3D⁃WLP和3D⁃SIC的顶层互连线和中层互连线。
对于3D⁃WLP TSV技术，后通孔的路径是最重要的，它在三维键合之前完成，可以是前面TSV（TSV与互连线在器件的同侧）或者是背面TSV（TSV在器件背面）。这些方法不仅仅可以用于平常的半导体技术，而且可以用于无源器件或者混合信号模块。另外，与TSV相关
的问题还包括成品率、TSV可靠性、TSV寄生效应、TSV冗余、热通孔等问题，均是研究热点。
依据上文的三维互连线级别和三维工艺的定义，给出了每个级别的TSV的发展蓝图如表2，表3所示[8]。对于3D⁃SIC，它分两个互连线级别，具体如下：顶层互连线级别的3D⁃SIC和3D⁃SoC。这种技术允许W2W，D2W和D2D堆叠。这种三维TSV工序一般与硅晶圆的制造生产线集成在一起，而三维键合工序一般在硅工序之外。中层互连线级别的3D⁃SIC，例如小电路块的三维堆叠。这种技术一般是W2W堆叠。三维TSV工序与三维键合工序都集成在硅制造生产线之中。
Intel认为三维芯片是未来芯片的发展趋势，它会带来架构的极大改变，未来即将迈入三维时代。Intel实验室与台湾工研院有合作开发采用三维芯片架构的低功耗内存技术，该技术将来可应用在百万级计算、超大规模云数据中心等大型系统以及智能手机、Ultrabook、平板计算机等移动系统中。Amkor公司和位于比利时的纳米电子和纳米技术研究中心IMEC，将合作开发成本效益高的基于晶圆级三维集成技术。许多公司如IBM；Amkor，Intel，IMEC，Samsung，Qimonda AG，德州仪器、Tessera，Tezzaron，Ziptronix，Xanoptix，ZyCube
都在研究三维集成技术；TSMC（台湾）、Tezzaron、特许（新加坡）已有晶圆厂宣布有意将TSV技术量产，这些都是三维技术走向量产阶段、成为主流技术的前兆。
成功的发展三维集成电路是一个综合复杂的问题，这个过程中面临多种挑战，需要克服很多问题。本文列出了几个最关键的问题，具体如下：