第2章  Verilog HDL基础知识
2.1  Verilog HDL的语言要素
2.2  数据类型
2.3  运算符
2.4  模块
本章小结
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  Verilog HDL 语法来源于C 语言基本语法，其基本词法约定与C 语言类似。程序的语言要素也称为词法，是由符号、数据类型、运算符和表达式构成的，其中符号包括空白符、注释符、标识符和转义标识符、关键字、数值等。
2.1  Verilog HDL 的语言要素
2.1.1  空白符
  空白符包括空格符(\b)、制表符(\t)、换行符和换页符。
空白符使代码看起来结构清晰，阅读起来更方便。在编译和综合时，空白符被忽略。
  Verilog HDL程序可以不分行，也可以加入空白符采用多行编写。
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  例2.1-1空白符使用示例。
  initial begin a = 3'b100; b = 3'b010; end  　相当于：
  initial
  begin
      a = 3'b100;
      b = 3'b010;
  end
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52.1.2  注释符
  Verilog HDL语言中允许插入注释，标明程序代码功能、修改、版本等信息，以增强程序的可阅读性和帮助管理文档。Verilog HDL中有两种形式的注释。
  (1) 单行注释：单行注释以“//”开始，Verilog HDL忽略
从此处到行尾的内容。join的四种用法
  (2) 多行注释：多行注释以“/*”开始，到“*/”结束，Verilog HDL忽略其中的注释内容。
  需要注意的是，多行注释不允许嵌套，但是单行注释
可以嵌套在多行注释中。